AT91SAM7X256C-AU Microcontroladores ARM – MCU LQFP GRN IND TMP MRL C

 Incorpora el procesador ARM7TDMI ARM Thumb®

 Arquitectura RISC de 32 bits de alto rendimiento

 Conjunto de instrucciones de 16 bits de alta densidad

 Líder en MIPS/Wattio

 Emulación en circuito EmbeddedICE™, soporte de canal de comunicación de depuración

 Flash interno de alta velocidad

 512 Kbytes (SAM7X512) Organizado en Dos Bancos de 1024 Páginas de 256 Bytes (Doble Plano)

 256 Kbytes (SAM7X256) Organizado en 1024 Páginas de 256 Bytes (Single Plane)

 128 Kbytes (SAM7X128) Organizado en 512 Páginas de 256 Bytes (Single Plane)

 Acceso de ciclo único a hasta 30 MHz en las peores condiciones

 Prefetch Buffer Optimización de la ejecución de instrucciones de pulgar a máxima velocidad

 Tiempo de programación de página: 6 ms, incluido el borrado automático de página, tiempo de borrado completo: 15 ms

 10,000 ciclos de escritura, capacidad de retención de datos de 10 años, capacidades de bloqueo de sector, bit de seguridad flash

 Interfaz de programación flash rápida para producción de alto volumen

 SRAM interna de alta velocidad, acceso de ciclo único a velocidad máxima

 128 Kbytes (SAM7X512)

 64 Kbytes (SAM7X256)

 32 Kbytes (SAM7X128)

 Controlador de memoria (MC)

 Controlador de flash incorporado, estado de cancelación y detección de desalineación

 Restablecer controlador (RSTC)

 Basado en celdas de reinicio de encendido y detector de baja potencia calibrado de fábrica

 Proporciona modelado de señal de restablecimiento externo y estado de fuente de restablecimiento

 Generador de reloj (CKGR)

 Oscilador RC de baja potencia, oscilador en chip de 3 a 20 MHz y un PLL

 Controlador de administración de energía (PMC)

 Capacidades de optimización de energía, incluido el modo de reloj lento (hasta 500 Hz) y el modo inactivo

 Cuatro señales de reloj externas programables

 Controlador de interrupción avanzado (AIC)

 Fuentes de interrupción vectorizadas, enmascarables individualmente, con prioridad de ocho niveles

 Dos fuentes de interrupción externas y una fuente de interrupción rápida, protegida contra interrupciones espurias

 Unidad de depuración (DBGU)

 UART de 2 hilos y compatibilidad con la interrupción del canal de comunicación de depuración, prevención de acceso ICE programable

 Modo para comunicación en serie UART de 2 hilos de uso general

 Temporizador de intervalo periódico (PIT)

 Contador programable de 20 bits más contador de intervalos de 12 bits

 Vigilancia con ventana (WDT)

 Contador programable protegido con llave de 12 bits

 Proporciona señales de reinicio o interrupción al sistema

 El contador puede detenerse mientras el procesador está en estado de depuración o en modo inactivo

 Temporizador en tiempo real (RTT)

 Contador de ejecución libre de 32 bits con alarma

 Funciona con el oscilador RC interno

 Dos controladores de entrada/salida paralelos (PIO)

 Sesenta y dos líneas de E/S programables multiplexadas con hasta dos E/S periféricas

 Capacidad de interrupción de cambio de entrada en cada línea de E/S

 Drenaje abierto programable individualmente, resistencia pull-up y salida síncrona

 Trece canales de controlador DMA periférico (PDC)

 Un puerto de dispositivo USB 2.0 de alta velocidad (12 Mbits por segundo)

 Transceptor en chip, FIFO integrado configurable de 1352 bytes

 Una Ethernet MAC 10/100 base-T

 Interfaz independiente de medios (MII) o interfaz independiente de medios reducidos (RMII)

 FIFO integrado de 28 bytes y canales DMA dedicados para transmisión y recepción

 Un controlador CAN compatible con la Parte 2.0A y la Parte 2.0B

 Ocho buzones de objetos de mensaje totalmente programables, contador de marca de tiempo de 16 bits

 Un controlador serial síncrono (SSC)

 Señales de sincronización de cuadro y reloj independientes para cada receptor y transmisor

 Compatibilidad con interfaz analógica I²S, compatibilidad con multiplexación por división de tiempo

 Capacidades de transmisión continua de datos de alta velocidad con transferencia de datos de 32 bits

 Dos transmisores receptores síncronos/asíncronos universales (USART)

 Generador de tasa de baudios individual, modulación/demodulación de infrarrojos IrDA®

 Compatibilidad con tarjeta inteligente ISO7816 T0/T1, protocolo de enlace de hardware, compatibilidad con RS485

 Soporte completo de línea de módem en USART1

 Dos Interfaces Periféricas Serie Maestro/Esclavo (SPI)

 Longitud de datos programable de 8 a 16 bits, cuatro selecciones de chips periféricos externos

 Un temporizador/contador (TC) de tres canales y 16 bits

 Tres entradas de reloj externo, dos pines de E/S multipropósito por canal

 Generación de PWM doble, modo de captura/forma de onda, capacidad arriba/abajo

 Un controlador de modulación de ancho de potencia (PWMC) de cuatro canales y 16 bits

 Una interfaz de dos hilos (TWI)

 Soporte de modo maestro solamente, todos los EEPROM Atmel de dos hilos y dispositivos compatibles con I2 C compatibles

 Un convertidor de analógico a digital de 8 canales y 10 bits, cuatro canales multiplexados con E/S digitales

 Asistencia de arranque SAM-BA®

 Programa de arranque predeterminado

 Interfaz con interfaz gráfica de usuario SAM-BA

 Escaneo de límites IEEE® 1149.1 JTAG en todos los pines digitales

 E/S tolerantes a 5 V, incluidas cuatro líneas de E/S de variador de alta corriente, hasta 16 mA cada una

 Fuentes de alimentación  Regulador integrado de 1,8 V, consumo de hasta 100 mA para el núcleo y los componentes externos

 Fuente de alimentación de líneas de E/S VDDIO de 3,3 V, fuente de alimentación flash VDDFLASH independiente de 3,3 V

 Fuente de alimentación de núcleo VDDCORE de 1,8 V con detector de caída de tensión

 Funcionamiento totalmente estático: hasta 55 MHz a 1,65 V y 85 °C Condiciones en el peor de los casos

 Disponible en paquetes LQFP Green de 100 derivaciones y TFBGA Green de 100 bolas