Un nuevo tipo de chip de memoria ferroeléctrico basado en hafnio desarrollado y diseñado por Liu Ming, académico del Instituto de Microelectrónica, se presentó en la Conferencia Internacional de Circuitos de Estado Sólido (ISSCC) del IEEE en 2023, el nivel más alto de diseño de circuitos integrados.
La memoria no volátil embebida (eNVM) de alto rendimiento tiene una gran demanda para chips SOC en electrónica de consumo, vehículos autónomos, control industrial y dispositivos de borde para el Internet de las Cosas (IoT). La memoria ferroeléctrica (FeRAM) ofrece ventajas como alta fiabilidad, consumo ultrabajo y alta velocidad. Se utiliza ampliamente en la grabación de grandes cantidades de datos en tiempo real, lectura y escritura frecuentes, bajo consumo y productos SoC/SiP embebidos. La memoria ferroeléctrica basada en material PZT se ha producido en masa, pero su material es incompatible con la tecnología CMOS y difícil de contraer, lo que dificulta seriamente el desarrollo de la memoria ferroeléctrica tradicional. Además, la integración embebida requiere una línea de producción independiente, lo que dificulta su popularización a gran escala. La miniaturización de la nueva memoria ferroeléctrica basada en hafnio y su compatibilidad con la tecnología CMOS la convierten en un foco de investigación de interés común en el ámbito académico y la industria. La memoria ferroeléctrica basada en hafnio se ha considerado una importante línea de desarrollo para la próxima generación de nuevas memorias. En la actualidad, la investigación de la memoria ferroeléctrica basada en hafnio aún presenta problemas como confiabilidad insuficiente de la unidad, falta de diseño de chip con circuito periférico completo y mayor verificación del rendimiento a nivel de chip, lo que limita su aplicación en eNVM.
Ante los desafíos que enfrenta la memoria ferroeléctrica integrada basada en hafnio, el equipo del académico Liu Ming, del Instituto de Microelectrónica, diseñó e implementó por primera vez en el mundo un chip de prueba FeRAM de magnitud megab, basado en la plataforma de integración a gran escala de memoria ferroeléctrica basada en hafnio compatible con CMOS. Además, completó con éxito la integración a gran escala de un condensador ferroeléctrico HZO en un proceso CMOS de 130 nm. Se propone un circuito de control de escritura asistido por ECC para la detección de temperatura y un circuito amplificador sensible para la eliminación automática de offset, logrando una durabilidad de 1012 ciclos y tiempos de escritura de 7 ns y de lectura de 5 ns, los mejores niveles registrados hasta la fecha.
El artículo "Una FeRAM integrada basada en HZO de 9 MB con resistencia de 1012 ciclos y lectura/escritura de 5/7 ns mediante actualización de datos asistida por ECC" se basa en los resultados. El amplificador de detección con cancelación de desplazamiento fue seleccionado en la ISSCC 2023, y el chip fue seleccionado en la sesión de demostración de la ISSCC para su exhibición en la conferencia. Yang Jianguo es el primer autor del artículo y Liu Ming es el autor correspondiente.
El trabajo relacionado cuenta con el apoyo de la Fundación Nacional de Ciencias Naturales de China, el Programa Nacional de Investigación y Desarrollo Clave del Ministerio de Ciencia y Tecnología y el Proyecto Piloto Clase B de la Academia de Ciencias de China.
(Fotografía del chip FeRAM basado en hafnio de 9 Mb y prueba de rendimiento del chip)
Hora de publicación: 15 de abril de 2023
