Microcontroladores SPC5634MF2MLQ80 de 32 bits: MCU NXP MCU de 32 bits, núcleo Power Arch, Flash de 1,5 MB, 80 MHz, -40/+125 °C, grado automotriz, QFP 144
♠ Descripción del producto
| Atributo del producto | Valor de atributo |
| Fabricante: | NXP |
| Categoria de producto: | Microcontroladores de 32 bits - MCU |
| RoHS: | Detalles |
| Serie: | MPC5634M |
| Estilo de montaje: | SMD/SMT |
| Paquete/Estuche: | LQFP-144 |
| Centro: | e200z3 |
| Tamaño de la memoria del programa: | 1,5 MB |
| Tamaño de RAM de datos: | 94 KB |
| Ancho del bus de datos: | 32 bits |
| Resolución ADC: | 2 x 8 bits/10 bits/12 bits |
| Frecuencia de reloj máxima: | 80 MHz |
| Número de E/S: | 80 E/S |
| Tensión de alimentación - Mín.: | 1,14 voltios |
| Tensión de alimentación - Máx.: | 1,32 voltios |
| Temperatura mínima de funcionamiento: | - 40C |
| Temperatura máxima de funcionamiento: | + 150C |
| Calificación: | AEC-Q100 |
| Embalaje: | Bandeja |
| Tensión de alimentación analógica: | 5,25 V |
| Marca: | Semiconductores NXP |
| Tipo de RAM de datos: | SRAM |
| Voltaje de E/S: | 5,25 V |
| Sensible a la humedad: | Sí |
| Producto: | UCM |
| Tipo de producto: | Microcontroladores de 32 bits - MCU |
| Tipo de memoria de programa: | Destello |
| Cantidad del paquete de fábrica: | 60 |
| Subcategoría: | Microcontroladores - MCU |
| Temporizadores de vigilancia: | Temporizador de vigilancia |
| Alias de parte #: | 935311091557 |
| Unidad de peso: | 1.319 gramos |
♠ Microcontroladores de 32 bits - MCU
Estos microcontroladores automotrices de 32 bits son una familia de dispositivos de sistema en chip (SoC) que contienen todas las funciones de la familia MPC5500 y muchas funciones nuevas junto con la tecnología CMOS de 90 nm de alto rendimiento para proporcionar una reducción sustancial del costo por función y mejora del rendimiento.El núcleo de procesador host avanzado y rentable de esta familia de controladores para automóviles se basa en la tecnología Power Architecture®.Esta familia contiene mejoras que mejoran el ajuste de la arquitectura en aplicaciones integradas, incluye soporte de instrucción adicional para el procesamiento de señales digitales (DSP), integra tecnologías, como una unidad de procesamiento de tiempo mejorada, un convertidor analógico a digital en cola mejorado, Controller Area Network y un sistema de entrada-salida modular mejorado, que son importantes para las aplicaciones de tren motriz de gama baja de hoy.Esta familia de dispositivos es una extensión completamente compatible con la familia MPC5500 de Freescale.El dispositivo tiene un único nivel de jerarquía de memoria que consta de hasta 94 KB de SRAM en el chip y hasta 1,5 MB de memoria flash interna.El dispositivo también tiene una interfaz de bus externa (EBI) para 'calibración'.Esta interfaz de bus externo ha sido diseñada para admitir la mayoría de las memorias estándar utilizadas con las familias MPC5xx y MPC55xx.
• Parámetros de operación
— Operación completamente estática, 0 MHz– 80 MHz (más 2% de modulación de frecuencia – 82 MHz)
— Rango de operación de temperatura de unión de –40 ℃ a 150 ℃
— Diseño de bajo consumo
– Menos de 400 mW de disipación de potencia (nominal)
– Diseñado para la administración dinámica de energía del núcleo y los periféricos
– Activación de reloj de periféricos controlada por software
– Modo de parada de bajo consumo, con todos los relojes parados
— Fabricado en proceso de 90 nm
— Lógica interna de 1,2 V
— Fuente de alimentación única con 5,0 V -10%/+5% (4,5 V a 5,25 V) con regulador interno para proporcionar 3,3 V y 1,2 V para el núcleo
— Pines de entrada y salida con rango de 5,0 V -10%/+5 % (4,5 V a 5,25 V)
– 35 %/65 % de niveles de conmutación VDDE CMOS (con histéresis)
– Histéresis seleccionable
– Control de velocidad de giro seleccionable
— Pines Nexus alimentados por un suministro de 3,3 V
— Diseñado con técnicas de reducción de EMI
– Bucle de enganche de fase
– Modulación de frecuencia de la frecuencia de reloj del sistema
– Capacitancia de derivación en chip
– Velocidad de giro seleccionable y fuerza de conducción
• Procesador central e200z335 de alto rendimiento
— Modelo del programador del libro E de Power Architecture de 32 bits
— Mejoras en la codificación de longitud variable
– Permite que el conjunto de instrucciones de Power Architecture se codifique opcionalmente en instrucciones mixtas de 16 y 32 bits
– Da como resultado un tamaño de código más pequeño
— CPU compatible con la tecnología Power Architecture de 32 bits de un solo problema
— Ejecución en orden y retiro
— Manejo preciso de excepciones
— Unidad de procesamiento de sucursales
– Sumador de cálculo de dirección de sucursal dedicada
– Aceleración de bifurcación utilizando el búfer de instrucciones de anticipación de bifurcación
— Unidad de carga/almacenamiento
– Latencia de carga de un ciclo
– Totalmente canalizado
– Soporte Big y Little Endian
– Soporte de acceso desalineado
– Cero burbujas de tubería de carga para usar
— Treinta y dos registros de propósito general (GPR) de 64 bits
— Unidad de gestión de memoria (MMU) con búfer de búsqueda de traducción totalmente asociativa (TLB) de 16 entradas
— Bus de instrucciones y bus de carga/almacenamiento separados
— Soporte de interrupción vectorial
— Latencia de interrupción < 120 ns a 80 MHz (medida desde la solicitud de interrupción hasta la ejecución de la primera instrucción del controlador de excepción de interrupción)
