Microcontroladores SPC5634MF2MLQ80 de 32 bits – MCU NXP de 32 bits, núcleo Power Arch, memoria Flash de 1,5 MB, 80 MHz, -40/+125 °C, grado automotriz, QFP 144
♠ Descripción del producto
| Atributo del producto | Valor del atributo |
| Fabricante: | NXP |
| Categoría de producto: | Microcontroladores de 32 bits - MCU |
| RoHS: | Detalles |
| Serie: | MPC5634M |
| Estilo de montaje: | SMD/SMT |
| Paquete/Caja: | LQFP-144 |
| Centro: | e200z3 |
| Tamaño de la memoria del programa: | 1,5 MB |
| Tamaño de RAM de datos: | 94 kB |
| Ancho del bus de datos: | 32 bits |
| Resolución ADC: | 2 x 8 bits/10 bits/12 bits |
| Frecuencia máxima de reloj: | 80 MHz |
| Número de E/S: | 80 E/S |
| Tensión de alimentación - Mín.: | 1,14 V |
| Tensión de alimentación - Máx.: | 1,32 V |
| Temperatura mínima de funcionamiento: | - 40 °C |
| Temperatura máxima de funcionamiento: | + 150 C |
| Calificación: | AEC-Q100 |
| Embalaje: | Bandeja |
| Tensión de alimentación analógica: | 5,25 V |
| Marca: | Semiconductores NXP |
| Tipo de RAM de datos: | Memoria RAM |
| Voltaje de E/S: | 5,25 V |
| Sensible a la humedad: | Sí |
| Producto: | MCU |
| Tipo de producto: | Microcontroladores de 32 bits - MCU |
| Tipo de memoria del programa: | Destello |
| Cantidad del paquete de fábrica: | 60 |
| Subcategoría: | Microcontroladores - MCU |
| Temporizadores de vigilancia: | Temporizador de vigilancia |
| Número de pieza Alias: | 935311091557 |
| Peso unitario: | 1,319 gramos |
♠ Microcontroladores de 32 bits - MCU
Estos microcontroladores automotrices de 32 bits son una familia de dispositivos de sistema en chip (SoC) que incorporan todas las características de la familia MPC5500 y numerosas nuevas, junto con tecnología CMOS de 90 nm de alto rendimiento para ofrecer una reducción sustancial del coste por función y una mejora significativa del rendimiento. El núcleo del procesador host, avanzado y rentable, de esta familia de controladores automotrices se basa en la tecnología Power Architecture®. Esta familia incorpora mejoras que optimizan la compatibilidad de la arquitectura con aplicaciones embebidas, incluye compatibilidad con instrucciones adicionales para el procesamiento digital de señales (DSP) e integra tecnologías —como una unidad de procesador de tiempo mejorada, un convertidor analógico-digital en cola mejorado, una red de área de controlador y un sistema modular de entrada-salida mejorado— que son importantes para las aplicaciones de tren motriz de gama baja actuales. Esta familia de dispositivos es una extensión totalmente compatible de la familia MPC5500 de Freescale. El dispositivo cuenta con un único nivel de jerarquía de memoria, compuesto por hasta 94 KB de SRAM en chip y hasta 1,5 MB de memoria flash interna. El dispositivo también cuenta con una interfaz de bus externa (EBI) para calibración. Esta interfaz de bus externa está diseñada para ser compatible con la mayoría de las memorias estándar utilizadas con las familias MPC5xx y MPC55xx.
• Parámetros de funcionamiento
— Funcionamiento totalmente estático, 0 MHz–80 MHz (más 2 % de modulación de frecuencia – 82 MHz)
— Rango de temperatura de funcionamiento de la unión de –40 ℃ a 150 ℃
— Diseño de bajo consumo
– Disipación de potencia inferior a 400 mW (nominal)
– Diseñado para la gestión dinámica de energía del núcleo y los periféricos
– Control de reloj de periféricos controlado por software
– Modo de parada de bajo consumo, con todos los relojes detenidos
— Fabricado en proceso de 90 nm
— Lógica interna de 1,2 V
— Fuente de alimentación única de 5,0 V -10 %/+5 % (4,5 V a 5,25 V) con regulador interno para proporcionar 3,3 V y 1,2 V para el núcleo
— Pines de entrada y salida con rango de 5,0 V -10 %/+5 % (4,5 V a 5,25 V)
– Niveles de conmutación CMOS VDDE 35%/65% (con histéresis)
– Histéresis seleccionable
– Control de velocidad de respuesta seleccionable
— Pines Nexus alimentados por una fuente de 3,3 V
— Diseñado con técnicas de reducción de EMI
– Bucle de enganche de fase
– Modulación de frecuencia de la frecuencia del reloj del sistema
– Capacitancia de derivación en chip
– Velocidad de giro y fuerza de accionamiento seleccionables
• Procesador de núcleo e200z335 de alto rendimiento
— Modelo del programador del libro E de arquitectura de potencia de 32 bits
— Mejoras en la codificación de longitud variable
– Permite que el conjunto de instrucciones de Power Architecture se codifique opcionalmente en instrucciones mixtas de 16 y 32 bits
– Da como resultado un tamaño de código más pequeño
— CPU de un solo problema, compatible con tecnología Power Architecture de 32 bits
— Ejecución en orden y retiro
— Manejo preciso de excepciones
— Unidad de procesamiento de sucursales
– Sumador de cálculo de direcciones de sucursales dedicadas
– Aceleración de rama mediante el búfer de instrucciones de búsqueda anticipada de rama
— Unidad de carga/almacenamiento
– Latencia de carga de un ciclo
– Totalmente canalizado
– Compatibilidad con Big Endian y Little Endian
– Soporte de acceso desalineado
– Burbujas de tuberías de carga cero a uso
— Treinta y dos registros de propósito general (GPR) de 64 bits
— Unidad de gestión de memoria (MMU) con búfer de traducción asociativo de 16 entradas (TLB)
— Bus de instrucciones y bus de carga/almacenamiento separados
— Soporte de interrupción vectorial
— Latencia de interrupción < 120 ns a 80 MHz (medida desde la solicitud de interrupción hasta la ejecución de la primera instrucción del controlador de excepción de interrupción)
